上一期，放弃小枣君讲解了晶圆的从入程揭制备流程（链接）。

硅锭与晶圆

接下来，门到秘我们继续讲述芯片（晶粒）的芯片制造过程。

这一环节堪称芯片制造中最具挑战性的制造部分。我会尽可能用简单明了的全流方式讲述，也恳请大家耐心读完。放弃

█氧化

首先，从入程揭在完成切割与抛光的门到秘晶圆表面，需先形成一层氧化膜。芯片

氧化的制造目的是在易损的晶圆表面生成一层保护性薄膜（氧化层），该氧化层能有效阻隔化学杂质侵入、全流抑制漏电流，放弃并抵御刻蚀作用。从入程揭

氧化工艺涵盖热氧化、门到秘等离子体增强化学气相沉积（PECVD）以及电化学阳极氧化等多种方法。

其中应用最为广泛的是热氧化法，该方法在 800~1200°C 的高温条件下，可生成一层薄且均匀的二氧化硅层。

依据氧化过程中所采用的气体类型，氧化工艺可分为干法氧化与湿法氧化两种。

干法氧化是将纯氧引入并在晶圆表面流通，与硅发生反应，生成二氧化硅层；湿法氧化则同时通入氧气与高溶解度的水蒸气，促进氧化过程。

干法氧化的速率较慢，然而生成的氧化层薄且结构致密；湿法氧化虽然速率较快，但所形成的氧化层较厚，且致密性较差。

当前，干法氧化已成为半导体制造中的主流工艺。湿法氧化则主要应用于非关键层或对薄膜厚度有特殊要求的场合。

█光刻工艺包括涂胶、前烘、曝光、后烘以及显影等步骤。

接下来，终于迎来最关键的一环——光刻。

我们这些年始终放不下的“卡脖子”难题，正是源于这一关键环节。

所谓的“光刻”，说白了，就是如同印刷机一般，将芯片的电路图案“印”到晶圆之上。

光刻主要包括涂胶、曝光和显影三个环节。接下来分别说明。

首先，是进行涂胶工序。

这种胶称为光刻胶，有时也被称为光阻，属于一种光敏材料。

光刻胶分为两种：正胶与负胶。

正胶在受到特定光束照射（曝光）后，其分子结构会发生改变，从而更易溶于显影液；而负胶则相反，经光照后反而变得更难溶解。通常情况下，多采用正胶。

涂胶过程中，首先将晶圆以 1000~5000RPM 的转速旋转，随后在晶圆中心少量滴加光刻胶。凭借离心力作用，光刻胶会逐步铺展至整个晶圆表面，最终形成厚度为 1 到 200 微米的均匀薄膜。

涂胶

值得关注的是，光刻胶作为一种技术壁垒极高的材料，目前我国所用的大多数仍依赖日本进口。

涂胶结束后，将对晶圆进行软烤处理，使其表面的光刻胶初步固化，这一步骤称为“前烘”。

随后，光刻机就位，开始曝光工序。

把晶圆和掩模一同装入光刻机。

掩模，全称光刻掩膜版，又称光阻，英文名为 mask。作为光刻工艺的关键组成部分，它同时也是芯片设计阶段的重要成果之一。（后续，小枣君将专文解析芯片设计流程。）

掩模是一块由玻璃或石英制成的基板，其表面覆盖有不透明材料（如铬）构成的图案层。该图案实际就是芯片的设计蓝图，即集成电路版图。

遮蔽物

在光刻工艺中，晶圆与掩模版均被精密定位并固定。随后，光刻机利用特定光源（如汞蒸气灯或准分子激光器）发射紫外线光束，该光束穿过掩模版的开孔区域，并经由多层透镜系统聚焦，最终精准投射至晶圆的局部区域。

精巧的电路图样，就这样被“投影”到晶圆之上。

以正性光刻胶为例，受到光照的部分会变得更易溶于显影液，而未受光照的区域则保持原状，毫无损伤。

固定晶圆与掩模的机械装置持续运动，光束不断扫描照射，最终在整片晶圆表面完成数十到数百个芯片电路的“绘制”。

光刻机工作过程

硅片经光刻机处理后，需再进行一次加热烘焙（在120~180℃条件下持续20分钟），这一工序被称为后烘。

后烘的作用在于促使光刻胶内的光化学反应彻底完成，从而缓解因曝光能量不足带来的影响。此外，该步骤还可有效抑制显影过程中由驻波效应对图案造成的环形条纹。

随后，进入显影阶段。

曝光后，将晶圆浸入显影液中，显影液会溶解并清除已被光照的光刻胶（正胶），从而显现所需图形。

接着，对晶圆进行冲洗和干燥处理后，便能成功保留一个精准的电路图案。

█关于光刻机

此处特意补充一段，谈谈光刻机。

传统光刻技术普遍采用深紫外光（DUV）作为光源，其波长约为193nm。由于光波波长的物理限制，决定了光刻工艺所能实现的最小特征尺寸上限（即分辨率极限）。随着芯片制程持续微缩，这一极限逐渐逼近，使得传统的 DUV 光刻技术难以继续满足先进节点的制造需求。

因此，EUV 光刻机应运而生。

EUV 光刻机采用极紫外光（Extreme Ultra-Violet，EUV）作为光源，其波长仅 13.5nm，显著短于 DUV。这一特性使 EUV 光刻能够实现更精细的特征尺寸刻画，满足 7nm、5nm、3nm 等先进芯片制程的制造需求。

EUV 光刻对光束集中度的要求极为严苛，工艺精度更是达到了令人难以置信的程度。例如，EUV 光刻机所用反射镜长度为 30cm（厘米），其表面起伏必须控制在 0.3nm（纳米）以内。这相当于铺设一条从北京到上海的铁路，要求轨道高低误差不得超过 1mm。

极高的技术门槛让 EUV 光刻机的研制异常艰难，全世界具备研发与生产能力的企业少之又少。在这一领域处于顶尖地位的，正是享誉全球的荷兰 ASML（阿斯麦）公司。

据 ASML 透露，每台 EUV 光刻机包含 10 万个零部件、4 万个螺栓、3 千条电缆以及长达 2 公里的软管。（注：原文中的“电线”已按技术术语改为更准确的“电缆”，其他信息未作增减或改写。）光刻机内部的大部分组件均源自全球顶尖技术，例如美国的光栅、德国的镜头、瑞典的轴承和法国的阀件等。

单台 EUV 光刻机造价高达 1 亿美元，重量达 180 吨，运输时需动用 40 个货柜和 20 辆卡车，且须分三架次货机方可运载完成；每次安装与调试，至少耗时一年。

ASML 每年最多只能生产 30 台 EUV 光刻机，还拒不向我们出售。在整条芯片产业链中，最受制约的环节，正是这台 EUV 光刻机。

█ 刻蚀

好，接着聊芯片制造流程。

尽管图案已经显现出，但目前仅去除了一部分光刻胶。接下来真正需要移除的是下方的氧化层——即那些未被光刻胶覆盖的区域。

换句话说，我们还得继续往深处“挖洞”。

此时所用的工艺，正是刻蚀。（）

刻蚀技术主要分为湿法刻蚀与干法刻蚀两类。

湿法刻蚀是指将晶圆浸泡在包含特定化学试剂的液态溶液中，通过化学反应选择性地去除未被光刻胶覆盖的半导体层（如氧化膜）。

干法刻蚀是指利用等离子体或离子束对晶圆进行轰击，以去除未受保护区域的半导体结构。

在刻蚀工艺中，需重点关注两个概念：一是各向同性（或各向异性），二是选择比。

如上图所示，湿法刻蚀时，材料会向所有方向均匀腐蚀，这种现象称为“各向同性”；而干法刻蚀则主要沿垂直方向进行，表现出“各向异性”，因此后者更具优势。

刻蚀过程中，氧化层和光刻胶均受到侵蚀。在相同刻蚀条件下，光刻胶的刻蚀速率与被刻蚀材料（氧化层）刻蚀速率的比值，即为选择比。显然，应尽量减少对光刻胶的刻蚀，同时最大化氧化层的刻蚀效果。

如今，干法刻蚀已成为主流，被产业界优先采用。

由于干法刻蚀具备更优的保真度，而湿法刻蚀的各向异性较差、方向性不易掌控，在3nm等先进制程中易造成线条宽度缩减，甚至引发电路损伤，从而影响芯片性能与良率。

█ 掺杂（离子注入）

好了，“挖洞”的工艺，就介绍到这里。

此刻，晶圆表面已布满各种沟槽与图案。

接下来，我们继续探讨掺杂工艺。

在之前讲解芯片基础知识时（半导体芯片，到底是如何工作的？），小枣君曾提到，晶体管是芯片的核心构成单元，而每个晶体管都依赖于 PN 结原理构建。如图所示（MOSFET 晶体管，NPN），其结构包含 P 阱、N 阱、沟道、栅极等关键部分。

此前的光刻与刻蚀工序，我们仅完成了坑洞的制作。接下来，将依托这些坑洞，构建起 P 阱与 N 阱。

纯硅本身并不导电，要使其具备半导体性质，就必须向其中引入少量杂质（即掺杂剂），以改变其电学性能。

例如，在硅材料中引入磷、锑或砷，即可形成 N 阱；而掺杂硼、铝、镓或铟，则可生成 P 阱。

N 区含有大量自由电子。P 区则主要存在空穴，同时也有少量自由电子。当在通道处施加栅极电压时，可吸引 P 区内的电子，在其间形成一条电子通路（沟道）。此时若对两个 N 区施加电压，便可在 NPN 结构之间产生电流。

如图所示：

图中，底部为 P 阱衬底，两个凹陷处分别为 N 阱。

换句话说，在进行NPN晶体管制造、尚未进入氧化工序前，就已经通过离子注入的方式，对衬底进行了掺杂处理，即引入硼元素（并含有少量磷元素），使其转化为P阱衬底。（为便于理解，此步骤此前未予说明。）

如今，挖洞环节可进行磷元素掺杂，形成N阱。

大家明白了嗎？摻雜的目的是為了形成 PN 結，進而構建晶體管。

掺杂工艺主要包括热扩散（Diffusion）与离子注入（Implant）两种方式。由于热扩散在实现选择性掺杂方面存在局限，因此在大多数情况下，除非有特殊要求，现今普遍采用离子注入工艺。

离子注入是指利用高能粒子束，将掺杂原子直接打入硅片内部的过程。

离子源通常采用气体注入的方式（因操作便捷），常见的如磷烷（PH₃）或三氟化硼（BF₃）。当这些气体流经电离反应室时，会受到高速电子的碰撞，导致气体分子中的电子被击出，从而转化为离子。

此时的离子种类较为复杂，包含硼离子、氟离子等。（在质谱分析仪中）通过构建磁场使离子产生偏转，利用不同离子偏转角度的差异将目标离子分离出来，再将其轰击至晶圆表面，实现离子注入过程。

离子注入机的结构（来源：《半导体制造技术导论》）

此时，二氧化硅层（氧化层）便作为离子注入的阻挡层发挥作用。

离子注入完成后，需将硅表面升温至 900℃ 进行退火处理。

退火可促使注入的掺杂离子更均匀地扩散至硅片内部，同时还能修复离子注入过程中对晶圆造成的晶格损伤（离子注入会破坏硅衬底的晶体结构）。

█ 薄膜沉积

之前说的那些，其实都在“挖洞”。现在，该轮到“盖楼”了。

我们先来看一个成品芯片的架构图（局部示例）：

人们会注意到，这呈现出一个极为复杂的立体架构，层级繁多，既如同高耸的楼宇，又似错综复杂的立体交通体系。

在这个架构的底层，正是我们此前辛勤构建的硅衬底，亦即基底。

作为芯片大厦的基础层，衬底不仅需具备优异的热稳定性和机械性能，还应发挥一定电学隔离功能，有效防止信号干扰。

在衬底上方，分布着大量晶体管的主体结构；其上层则集成有众多核心部件，如晶体管的源极、漏极及沟道等关键区域。

FinFET 晶体管（鳍式晶体管）

晶体管的栅极通常使用“多晶硅层”，因其具备优异的导电性与稳定性，能有效调控晶体管的开关状态。而源极、漏极及栅极的互连金属则普遍采用钨。

再向上层推进，就需要铺设大量道路（电路），将众多晶体管连接成复杂的功能单元。

实现这一连接电路，显然选用金属更为适宜，因此主要采用铜等金属材料。我们暂且称这一层为“金属互连层”。

全是金属的话，自然容易发生短路，因此还得加上一层绝缘材料（膜）来隔离电路。

在芯片顶部通常还需添加一层钝化层，其主要功能是提供防护，避免外部环境（例如水汽、杂质等）引起的污染、氧化以及机械性损害。

如此多的层级，究竟是怎样构建而成的呢？

答案便是薄膜沉积。

这种层层叠加的结构，本质上是一层又一层的薄膜（厚度处于次微米至纳米级别）。其中一些为薄金属膜（具备导电性），另一些则为介电膜（起绝缘作用）。制造这类薄膜的技术，正是所谓的“沉积”。

沉积技术涵盖化学气相沉积（CVD）、物理气相沉积（PVD）以及原子层沉积（ALD）。

化学气相沉积（CVD）是一种利用化学反应在晶圆表面生成固态物质并形成薄膜的技术，广泛用于沉积二氧化硅、氮化硅等绝缘层。

化学气相沉积示例

化学气相沉积（CVD）有多种类型。等离子体增强化学气相沉积（PECVD）是一种先进技术，此前在讨论氧化工艺时也曾提及；该方法通过等离子体激活反应气体，实现薄膜沉积。

该方法能降低反应温度，因而特别适用于对温度敏感的结构。通过等离子体辅助，可减少沉积次数，通常有助于获得更优质量的薄膜。

物理气相沉积（PVD）是一种物理方法。

在真空条件下，氩离子经加速后轰击靶材，使靶材原子发生溅射，并以类似雪花飘落的方式沉积于晶圆表面，逐步形成薄膜，这一过程称为物理气相沉积。该技术广泛用于金属薄膜（层）的制备，以实现器件间的电气连通。

溅射沉积实例

通过薄膜沉积技术（例如PVD溅射、电镀）生成金属层（如铜、铝）的工艺，在业界也被称为金属化，或金属互连。

金属互连技术主要包括铝互连与铜互连两种方式。（目前）铜因其更低的电阻率及更高的可靠性——尤其在抵抗电迁移方面表现更优——已成为当前的主流选择。

原子层沉积（ALD）是一种将材料以单原子层为单位逐层沉积于基底表面的技术，与常规化学沉积工艺在原理上具有一定相似性。

原子层沉积是一种交替进行的工艺。首先进行一次化学沉积，随后利用惰性气体吹扫以去除残余气体，接着引入第二种反应气体，使其与已吸附在基体表面的第一种气体发生化学反应，形成涂层。这一过程循环往复，每次仅生成一层原子厚度的薄膜。

这种技术的优势在于精度极高，通过调控沉积周期的重复次数，能够实现对薄膜厚度的精准把控。

█清洁与打磨

在光刻、刻蚀、沉积等工艺环节中，需多次重复清洗与抛光步骤。

清洗使用高纯度化学溶液，以清除表面残留的杂质与污染物，保障后续工艺的纯净性。（）

抛光旨在平整晶圆表面，去除其上的不平整与缺陷，以提升光刻精度及金属互连的稳定性，进而支持更密集、更微型化的集成电路设计与制造。

上期讲到晶圆制备时，曾提及CMP（化学机械平坦化），即通过化学腐蚀与机械研磨协同作用，对晶圆表面进行打磨抛光，以达到表面平整的目的。

若没有 CMP 工艺，这座大楼就会变成一个“歪楼”，后续工序将无法开展，最终制造出的芯片也难以确保质量。

图片来源：网络█ 重复播放

前面提到，芯片包含数十乃至上百层。

事实上，每一道工序的构建，都是光刻、蚀刻、沉积、清洗与CMP步骤的不断重复。

如下图动图所示：

慢动作分解：

大家伙都弄清楚了吗？

历经多次反复迭代，芯片这座大厦终于完成封顶！撒花！撒花！

别太早高兴！“封顶”只是开始，后续还有众多“善后”工序要处理！

█ 针测（探针测试）

完成前序工艺后，晶圆表面呈现出多个方形小单元，即晶粒（Die）。

“Die”这个词，初次见到时可能会让人有些意外，毕竟它不就是“死”的意思吗？

但实际上，它和“死”并无关联。“Die”源自德语“Drahtzug”（拉丝工艺），或与切割动作“Diced”有关。也有说法指出，早期的半导体工程师用“Die”来指代晶圆上切割出的独立单元，宛如硬币模具中的单个成型部分。

大厦封顶后，首要之事，自然是进行测试。（）

测试用于验证半导体芯片是否符合质量标准。（合格）的晶粒才会进入后续封装流程，未通过测试的则被剔除，从而有效节约成本与时间。

电子管芯分选（EDS）是一种用于晶圆的测试技术，一般包括五个步骤，具体如下：

第一步，电气参数监控（EPM）。

EPM 会针对芯片中的每一个器件（如晶体管、电容器及二极管）实施测试，以确认其电气参数符合标准。由 EPM 所提供的电气特性数据测试结果，主要用于提升工艺效率与优化产品性能（而非用于识别不良品）。

第二步：进行晶圆的老化测试。

在特定的温度与电压条件下对晶圆进行测试，可识别出存在早期缺陷风险的器件。

第三步，进行芯片探针测试（Chip Probing）。

此时的芯片尚未进行切割与封装，其引脚（或称垫片）仍直接裸露在外。

因此，针测是通过精密的探针台与探针卡，将芯片引脚与自动化测试设备（ATE）相连的过程。

ATE 会施加预定的测试信号，以验证芯片是否满足预设的性能指标，包括工作电压、电流消耗、信号时序及特定功能的正确实现。针测还可执行电性检测（如短路、断路、漏电等问题），以及温度、速度和运动相关的测试。（）

第四步，进行修复。

确实，部分存在缺陷的芯片是能够修复的，只要将其中有问题的元件更换掉即可。

第五步，点墨。

未通过测试的晶粒需予以标识。以往，我们须使用特殊墨水在瑕疵芯片上做记号，以确保能通过目视辨识。目前，则由系统依据测试数据值自动完成分类。

测试完毕后，芯片制造的前端工艺也就宣告完成了。能一路看到这里的，绝对是真正的爱好者！

概括整个流程，如下方所示：

下一期我们将介绍后道工艺，即如何将晶圆上的芯片切割分离，完成封装与测试，最后实现发货。

敬请期待！

参考文献：

1、《芯片究竟是怎样被制造出来的？》，新石器公园，B站；

2、《超级长文解析芯片制造全流程》（胡说漫漫谈，B站）

3、《用沙子造芯片》——探讨三圈话题，发布于B站；

4、《芯片制造工艺流程·图文详解》（Semika）；

5、《芯片制造流程详解》（半导体行业观察）；

6、《关于半导体制造过程的步骤、技术和流程的详解》（爱在七夕时，知乎）

7、《一文看懂芯片制造全流程》，芯片半导体；

8、《芯片制造的 10 个关键步骤》（中制智库）；

9、《半导体产品制造的八个步骤》（Lam Research）；

10、《半导体制造过程的步骤、技术、流程图》，作者：北港南巷，发布于车规半导体硬件专栏，知乎平台。

11、《一文读懂芯片生产流程》（Eleanor 羊毛衫）

12、《一颗芯片的诞生》，科技朋克 Roy（）；

13、《芯片制造全流程》（周佳 著），芯助手

14、《半导体制造技术》（夸克、瑟达、韩郑生 著），电子工业出版社；

15、《图解入门：半导体制造》（佐藤淳一、王忆文、王姝娅 著），机械工业出版社；

16、维基百科、YouTube、各大厂商官方网站。