引言：先前为大家介绍了芯片的芯片制造与封装过程。如今这一篇，设计少我们转向芯片的基础设计方面。

《芯片的知多设计理念》█

众所周知，芯片的芯片结构极为复杂。

以英伟达的设计少 B200 芯片为例，其在巴掌大小的基础面积内，集成高达 2080 亿个晶体管，知多内部布局如同异次元级别的芯片迷宫般复杂。

英伟达 B200 芯片

如此复杂的设计少结构，无论是基础在制造还是设计层面，都面临巨大的知多挑战。

早期集成电路刚问世时，芯片晶体管数量有限，设计少结构也较为简单。基础

因此，通常是由设计工程师直接在图纸上绘制电路的物理版图，随后将版图送至制造工厂，由工厂完成生产工作。

早期手绘的门电路图纸（源自仙童半导体）

他们手工绘制的版图极为精细，细致到晶体管的物理层级，涵盖布局与布线等具体细节。

早期的手工制作光掩模（1970年）

随着集成电路日益复杂，仍采取这种流程：先绘制底层细节，再进行“拼接”，最终完成整个集成电路的构建。

这种设计理念被称为自底向上（Bottom-Up）设计。

英特尔 4004 芯片的设计图（1971 年）

此处需阐明，从芯片设计的角度而言，其架构可划分为多个层级。

自上而下依次为：系统层、RTL 层、门级层、晶体管层、布局布线层、掩膜层。

系统层，作为最高层级，是从宏观全局视角对芯片实施整体设计。

RTL 层，即寄存器传输层（Register Transfer Level），其中的“门”指门电路。门电路由晶体管构成。

掩模，在此前晶圆制造中已介绍过，即光掩模版，是芯片设计的最终成果，也是最底层、最能细致刻画芯片特征的载体。掩模层，作为最底层的存在。

自底向上（Bottom-Up）设计适用于早期的集成电路与印刷电路板（PCB）传统电路。

到了20世纪70至80年代，集成电路已演进到大规模与超大规模集成电路阶段，晶体管数量突破1万个。

此时，再采用自底向上的方式已不再适宜。因此，自顶向下的设计理念应运而生。

简单来说，就是不再从细节着手，而是“先宏观，再微观”—— 先进行系统级设计，再开展 RTL 级设计（逻辑功能设计）。上层设计完成之后，才逐步推进下层设计（门级、晶体管级、布局布线及掩膜层级），逐一完善每个环节的细节。

自顶向下（Top-Down）设计方法至今仍是主流选择。针对愈发复杂 的芯片架构，该方法展现出更高的效率、更短的设计周期以及更低 的设计成本。

逐级设计结合逐级仿真验证，因此该设计方法的成功率很高。

█芯片的设计工具

想要高效完成芯片设计，就必须先具备先进的工具支持；若长期依赖手工操作，显然无法实现高效目标。

上世纪70年代，伴随计算机技术的持续发展，芯片设计逐步由手工方式迈向计算机辅助设计领域，迎来了ICCAD（IC Computer Aided Drafting）的出现。

早期的CAD（1967年）

进入80年代后，CAE（计算机辅助工程）出现。CAD主要负责产品设计建模与制图，而CAE则聚焦于工程仿真与性能优化。

随后，举世闻名的 EDA（电子设计自动化）应运而生。

EDA 技术的发展阶段

请注意，EDA 并非某一特定软件，而是对一类软件的总称。其应用范围不仅涵盖芯片的设计、验证与仿真，还延伸至芯片的制造环节。

换句话说，EDA在芯片研发与生产全过程中发挥关键作用，助力工程师高效完成诸多精细化任务，有效提升设计效率、精准度及成功概率。

很多人了解光刻机，也清楚光刻机正是我们面临“卡脖子”困境的关键环节。实际上，在EDA领域，我们也同样遭遇了严重的“卡脖子”问题。

从全球范围内来看，处于 EDA 行业第一梯队的，就是三家公司 ——Synopsys（新思科技）、Cadence（铿腾电子）、Siemens EDA（原 Mentor）。

这些公司均诞生于20世纪80年代的美国，现已形成完整且全流程的EDA产品体系，市场占有率突破70%，竞争优势极为显著。

国内虽有华大九天等若干EDA企业，但其市场占有率偏低，与第一梯队存在显著差距。

近日有消息指出，漂亮国在EDA领域再度采取行动，对我国实施封锁，此举动无疑带来诸多困扰。

█芯片设计的投入成本

在先前的文章中，小枣君曾提及，芯片的研发与制造存在清晰的分工。

除极少数公司（IDM，即整合元件制造商）同时完成设计、制造及封装测试外，大多数企业仅专注于某一环节（如无晶圆厂 Fabless、代工 Foundry 或封装测试 OSAT），或更细化的领域。

国内众多知名的芯片企业，如华为海思、中兴微电子、寒武纪等，均属于Fabless（无晶圆芯片设计企业）类型。

小米近日发布了自家的手机 SoC 芯片——玄戒 O1。作为一家 Fabless 厂商，仅承担设计职责，而芯片制造则委托给台积电，采用 3nm 工艺制程。

芯片设计的复杂程度取决于芯片的类型、功能及性能要求。

数字芯片处理数字信号，通常可实现大规模集成，尤其在当前的CPU、GPU、NPU计算芯片以及手机SoC芯片中，其架构极为复杂，晶体管数量众多，设计难度高且成本极高。

设计一款高端芯片，通常需数百乃至数千名专业人才组成的团队协同工作，耗时一年以上甚至数年，并投入数亿美元乃至数十亿美元资金。随着芯片工艺制程的日益先进，其成本也相应提高。

芯片设计成本的估算（单位：美元），仅作参考

成本构成中包含专业人才薪酬（如芯片设计人员薪资较高）、EDA工具授权费、IP核采购费（后续将提及）、设备购置费用及运营开支等。

模拟/射频芯片用于处理模拟信号，通常针对特定功能，其规模远不及前述高端数字芯片。此外，还有数模混合信号芯片，如 ADC（模数转换）、DAC（数模转换），同样聚焦于具体应用。这类芯片相较数字芯片而言，普遍更简单。

对于较简易的芯片，一些中小型团队仅需借助当前较为完善的芯片设计工具平台（如 EDA）与硬件设备，即可实现自主设计。即便如此，即使是简单芯片的设计周期仍约需 1 至 1.5 年，所需资金亦在百万元至千万元级别之间。

尤为值得注意的是，芯片设计的风险极高。

如果流片（芯片设计最终需进行流片，相当于制作一个测试版本）失败，造成的损失将极其巨大（28nm 单次流片成本达1000万元，7nm则超过1亿美元）。

直接经济损失只是其中一个层面。流片失败将延长芯片研发周期，进而造成市场时机的丧失。

在极端情况之下，流片失败可能直接引发公司的倒闭破产。

█IP 核心

芯片设计也存在一些“捷径”，比如使用 IP 核。

IP 核，即知识产权核，指的是具备预设性、验证性以及可复用性的模块化功能单元。该单元是构建大规模集成电路的基本构成要素。

简言之，在设计复杂芯片时，并无需对每个模块都从零开始构建；对于已成熟且可通用的功能单元，可直接采购IP核，从而显著降低芯片设计的工作负担。

手机SoC芯片的设计理念，源于IP核的复用。

手机处理器芯片

按特性划分，IP 核可分为硬核、固核与软核。具体区分可参见下表：

当前，芯片IP核的主导市场份额仍由欧美企业掌控，Arm、Synopsys与Cadence在市场中位居前三。

大家注意到了，Synopsys 和 Cadence 不正是刚才 EDA 三强中的第一和第二吗？

确实，将软件授权与IP核授权捆绑销售，能取得更佳的效果，实现更高的利润。

在芯片设计产业链中，上游的 EDA工具与IP核授权环节利润率超过90%，但这些收益几乎全部被前述几家公司在掌控。

当前，EDA工具的国产化率低于5%，高端IP核对进口的依赖程度依然极高，局势令人堪忧。

根据相关机构数据，2020 至 2024 年全球芯片设计市场复合增长率达 9.8%，2024 年市场规模已突破 4800 亿美元。中国市场的增长尤为显著，占比由 19% 迅速提升至 28%。

随着全社会持续深化数字化转型，以及AI浪潮的迅猛发展，芯片设计等相关领域有望继续保持强劲增长态势。这一趋势背后，蕴含着可观的商业机遇与严峻挑战。

好了，以上便是今日文章的全部内容。

本期刊物围绕芯片设计的基础知识展开铺垫，可视为一场“开胃菜”式的 introductory。

下一期，我们将进入“正餐”环节，全面讲解芯片设计的完整流程步骤。

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